package hardcaml-yosys

  1. Overview
  2. Docs
module type Cfg = sig ... end
module Wr : sig ... end
module Rd : sig ... end
type mode = [
  1. | `async_rbw
  2. | `async_wbr
  3. | `sync_rbw
  4. | `sync_wbr
]
val is_async : mode -> bool
val is_sync : mode -> bool
val is_rbw : mode -> bool
val is_wbr : mode -> bool
type rd_port = {
  1. rd : HardCaml.Signal.Comb.t Rd.t;
  2. rspec : HardCaml.Signal.Types.register;
  3. mode : mode;
}
module Multiport_regs (C : Cfg) : sig ... end
module Make (C : Cfg) : sig ... end
module Make_wren (C : Cfg) : sig ... end
OCaml

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